mini|hochkant=1.6|Hauptplatine des NeXTcube von 1990. Links oben 16 Speicherbänke für DRAM-Module (max. je 4 MiB) des Hauptspeichers, unten rechts der Mitte acht kleinere Dual-ported-RAM-Speichermodule für 256 KiB VRAM.
Dynamic Random Access Memory (DRAM) oder der halb eingedeutschte Begriff dynamisches RAM bezeichnet eine Technologie für einen elektronischen Speicherbaustein mit wahlfreiem Zugriff (Random-Access Memory, RAM), der hauptsächlich in Computern eingesetzt wird, jedoch auch in anderen elektronischen Geräten wie zum Beispiel Druckern zur Anwendung kommt. Das speichernde Element ist dabei ein Kondensator, der entweder geladen oder entladen ist. Über einen Schalttransistor wird er zugänglich und entweder ausgelesen oder mit neuem Inhalt beschrieben.
Der Speicherinhalt ist flüchtig, das heißt: die gespeicherte Information geht bei fehlender Betriebsspannung oder zu später Wiederauffrischung verloren.
Einleitung Ein Kennzeichen des DRAM ist die Kombination aus einer sehr hohen Datendichte verbunden mit sehr geringen Herstellungskosten. Es findet deswegen vor allem dort Verwendung, wo große Speichermengen bei mittleren Zugriffszeiten (verglichen mit statischem RAM, SRAM) zur Verfügung gestellt werden müssen.
Der Speicherinhalt muss bei DRAMs im Gegensatz zu SRAMs zyklisch aufgefrischt werden (Refresh). Dies ist normalerweise in Abständen von einigen zig Millisekunden erforderlich. Das Auffrischen des Speichers erfolgt zeilenweise. Dazu wird jeweils eine Speicherzeile in einem Schritt in einen auf dem Chip befindlichen Zeilenpuffer übertragen und von dort verstärkt wieder zurück in die Speicherzeile geschrieben. Daher rührt die Bezeichnung „dynamisch“. Bei statischen Speichern wie SRAM kann man demgegenüber alle Signale anhalten, ohne dass Datenverlust eintritt. Das Auffrischen des DRAMs verbraucht außerdem auch im Ruhezustand eine gewisse Menge von Energie. In Anwendungen, bei denen es auf geringen Ruhestrom ankommt, bevorzugt man deshalb SRAM.
Ladung in den Speicherzellen-Kondensatoren verflüchtigt sich innerhalb von Millisekunden, kann aber durch Fertigungstoleranzen bedingt auch noch Sekunden bis Minuten in den Speicherzellen bestehen. Forschern der Princeton-Universität gelang es, direkt nach einem Kaltstart Daten noch forensisch auszulesen.J. Alex Halderman, Seth D. Schoen, Nadia Heninger, William Clarkson, William Paul, Joseph A. Calandrino, Ariel J. Feldman, Jacob Appelbaum, Edward W. Felten: . In: Proc. 2008 USENIX Security Symposium. 21. Februar 2008, S. 45–60. Spezifiziert werden die Bauteile sicherheitshalber immer mit dem garantierten Worst-Case-Wert, also der kürzesten vorkommenden Haltezeit.
Die Hersteller von Speicher versuchen kontinuierlich, den Energiebedarf zu senken, indem die Verluste durch Umladen wie auch Leckströme minimiert werden. Beide hängen von der Versorgungsspannung ab.
Während der 1998 eingeführte DDR-SDRAM noch mit 2,5 Volt betrieben wurde, wurde DDR2-SDRAM mit 1,8 Volt, DDR3-SDRAM mit 1,5 Volt, der 2014 eingeführte DDR4-SDRAM mit 1,2 Volt und der 2020 eingeführte DDR5-SDRAM mit 1,1 Volt betrieben.
Ein DRAM ist entweder als eigenständiger integrierter Schaltkreis ausgeführt oder als Speicherzelle Teil eines größeren Chips.
Das „Random“ in Random-Access Memory steht dabei für den wahlfreien Zugang auf den Speicherinhalt bzw. die einzelnen Speicherzellen, im Gegensatz zum sequenziellen Zugriff wie beispielsweise bei (hardwareseitig organisierten) FIFO- oder LIFO-Speichern.
Aufbau Ein DRAM besteht nicht wie im Artikel Halbleiterspeicher vereinfacht gezeigt aus einer einzigen zweidimensionalen Matrix. Stattdessen sind die Speicherzellen, die auf der Oberfläche eines Dies angeordnet und verdrahtet sind, in einer ausgeklügelten hierarchischen Struktur unterteilt. Während die innere Struktur herstellerspezifisch aufgebaut ist, ist die von außen sichtbare logische Struktur vom Industriegremium JEDEC normiert. Dadurch wird sichergestellt, dass sich Chips unterschiedlicher Hersteller und verschiedener Größen nach dem immer gleichen Schema ansprechen lassen.
Aufbau einer Speicherzelle Der Aufbau einer einzelnen DRAM-Speicherzelle ist sehr einfach, sie besteht nur aus einem Kondensator und einem Transistor. Heute verwendet man einen MOS-Feldeffekttransistor. Die Information wird als elektrische Ladung im Kondensator gespeichert. Jede Speicherzelle speichert ein Bit. Während früher meist Kondensatoren in Planartechnologie Verwendung fanden, werden aktuell zwei andere Technologien verwendet: Bei der Stack-Technik (englisch ) wird der Kondensator über dem Transistor aufgebaut. Bei der Trench-Technik (englisch ) wird der Kondensator durch Ätzen eines ca. 5–10 Mikrometer tiefen Loches (oder Grabens) in das Substrat erzeugt.
mini|hochkant=0.8|Prinzipieller Aufbau einer Speicherzelle aus einem Transistor und einem Kondensator (1T1C-Zelle)
Der in der nebenstehenden Abbildung eingezeichnete obere Anschluss wird entweder auf die Bit-Leitungsspannung VBL aufgeladen oder entladen (0 V). Der untere Anschluss aller Kondensatoren wird gemeinsam an eine Spannungsquelle angeschlossen, welche idealerweise eine Spannung von VPl = 1/2 · VBL besitzt. Dadurch lässt sich die Maximalfeldstärke im Dielektrikum des Kondensators halbieren.
Der Transistor (auch Auswahltransistor genannt) dient als Schalter zum Lesen und Schreiben der Information aus der Zelle. Dazu wird über die Wort-Leitung (englisch ) an den Gate-Anschluss „G“ des n-MOS-Transistors eine positive Spannung VWL angelegt. Dadurch wird eine leitende Verbindung zwischen den Source- („S“) und den Drain-Gebieten („D“) hergestellt, welche den Zellkondensator mit der Bit-Leitung (englisch ) verbindet. Der Substrat-Anschluss „B“ () des Transistors ist entweder an das Massepotential oder an eine leicht negative SpannungVSub zur Unterdrückung von Leckströmen angeschlossen.
Durch ihren sehr einfachen Aufbau brauchen die Speicherzellen nur sehr wenig Chipfläche. Die konstruktionsbedingte Größe einer Speicherzelle wird gern als das Vielfache der Quadratfläche F² der kleinsten fertigbaren Strukturlänge („“ oder abgekürzt F) angegeben: Eine DRAM-Zelle benötigt heute 6 oder 8 F², während eine SRAM-Zelle mehr als 100 F² benötigt. Daher kann ein DRAM bei gegebener Chipgröße eine wesentlich größere Zahl von Bits speichern. Daraus resultieren weitaus niedrigere Herstellungskosten pro Bit als beim SRAM. Unter den heute üblichen elektronischen Speicherarten hat nur der NAND-Flash eine kleinere Speicherzelle mit ungefähr 4,5 F² (bzw. 2,4 F² pro Bit für 2-Bit/4-Pegel-Zellen bzw. 1,7 F² pro Bit für 3-Bit/8-Pegel-Zellen).
Aufbau einer Speicherzeile („Page“) mini|hochkant=2|Zusammenschaltung mehrerer Speicherzellen zu einer Speicherzeile
Durch Anschließen weiterer Speicherzellen an eine Wortleitung erhält man eine Speicherzeile, die üblicherweise als Seite (englisch ) bezeichnet wird. Das Charakteristische an einer Zeile ist die Eigenschaft, dass alle zugehörigen Zellen bei der Aktivierung einer Wortleitung (rot dargestellt) ihren gespeicherten Inhalt gleichzeitig auf die ihnen zugeordnete Bitleitung (blau dargestellt) ausgeben. Eine übliche Pagegröße liegt bei 1 Ki bis 16 Ki (…) Zellen.
Aufbau eines Zellenfeldes mini|hochkant=2|Zweidimensionale Zusammenschaltung von Speicherzellen zu einem Zellenfeld
Die Speicherzellen sind in einer Matrixanordnung verschaltet: 'Wortleitungen' verbinden alle Steuerelektroden der Auswahltransistoren in einer Zeile, Bitleitungen verbinden alle Drain-Gebiete der Auswahltransistoren einer Spalte.
Am unteren Rande der Matrix sind die Bitleitungen mit den (primären) Schreib-Lese-Verstärkern (englisch ) verbunden. Da sie in das enge Raster des Zellenfeldes passen müssen, sind sie in der einfachsten Form als zwei gegengekoppelte CMOS-Inverter aus nur vier Transistoren aufgebaut. Ihre Versorgungsspannung ist gerade gleich der Bitleitungsspannung VBL. Neben ihrer Funktion als Verstärker des ausgelesenen Zellsignals haben sie noch den Nebeneffekt, dass ihr Aufbau dem eines einfachen statischen Speichers (Latch) entspricht. Der primäre Leseverstärker dient somit gleichzeitig als Speicher einer kompletten Speicherzeile.
Die über den Leseverstärkern eingezeichneten Schalter dienen im inaktiven Zustand zur Vorladung der Bitleitungen auf einen Pegel von ½ · VBL, welcher gerade den Mittelwert der Spannung einer aufgeladenen und einer entladenen Zelle darstellt.
Auf einem Speicher-Chip sind eine Vielzahl dieser Speichermatrizen zu einem zusammenhängenden Speicherbereich verschaltet, der Chip ist also (transparent nach außen) intern in Submatrizen gegliedert. Dabei werden je nach Auslegung sämtliche Datenleitungen zu einem einzigen Datenpin nach außen geführt oder auf 4, 8, 16 oder 32 Datenpins verteilt. Dies ist dann die Datenbreite k des einzelnen DRAM-Chips, für breitere Busbreiten müssen mehrere Chips kombiniert werden.
Adressdekodierung mini|hochkant=1.6|Prinzipieller Aufbau der Zeilen- und Spaltenadressdekodierung für ein Zellenfeld
Das benachbart abgebildete Diagramm zeigt den prinzipiellen Aufbau der Adressdekodierung für ein einzelnes Zellenfeld. Die Zeilenadresse wird über n Adressleitungen dem Zeilendekoder zugeführt. Dieser wählt aus den an ihn angeschlossenen 2n Wortleitungen genau eine einzelne aus und aktiviert diese, indem er ihr Potenzial auf die Wortleitungsspannung VWL anhebt. Die dadurch im Zellenfeld aktivierte Speicherzeile gibt ihren Dateninhalt nun auf die Bitleitungen aus. Das resultierende Signal wird von den (primären) Leseverstärkern verstärkt, gespeichert und gleichzeitig wieder in die Zelle zurückgeschrieben.
Die Dekodierung der Spaltenadresse und die Auswahl der auszulesenden Daten ist ein zweistufiger Prozess. In einem ersten Schritt werden die m Adressleitungen der Spaltenadresse dem Spaltendekoder zugeführt. Dieser wählt aus den üblicherweise 2m angeschlossenen Spaltenauswahlleitungen eine aus und aktiviert diese. Damit werden – je nach Breite des Speichers – k Bitleitungen gleichzeitig ausgewählt. In einem zweiten Schritt wird im Block Spaltenauswahl diese Untermenge von k Bitleitungen aus der Menge der insgesamt k · 2m Bitleitungen mit den k Datenleitungen Richtung Außenwelt verbunden. Diese werden abschließend von einem weiteren Schreib-Lese-Verstärker (nicht eingezeichnet) verstärkt.
Um das Übersprechen zwischen benachbarten Speicherzellen und ihren Zuleitungen zu begrenzen, werden die Adressen bei der Dekodierung üblicherweise verwürfelt, und zwar nach einer standardisierten Regel, so dass sie nicht in der Reihenfolge ihrer binären Wertigkeit in der physischen Anordnung wiederzufinden sind.
Interne Abläufe Ausgangszustand Im Ruhezustand eines DRAMs befindet sich die Wortleitung auf niedrigem Potential (UWL = 0 V). Die Zelltransistoren sind dadurch nichtleitend, die in den Kondensatoren gespeicherte Ladung bleibt – abgesehen von unerwünschten Leckströmen – erhalten. Beide in dem Diagramm des Zellenfeldes über den Leseverstärkern skizzierten Schalter sind geschlossen. Durch sie werden die beiden Bitleitungen, welche gemeinsam an einem Leseverstärker angeschlossen sind, auf gleichem Potential (½ · UBL) gehalten. Die Spannungsversorgung der Leseverstärker (UBL) ist abgeschaltet.
Aktivierung einer Speicherzeile Aus der bei einem Activate übergebenen Bank- und Zeilenadresse (vgl. Diagramme zum „Burst Read“-Zugriff) wird zunächst ermittelt, in welcher Bank und ggf. in welchem Speicherblock sich die angegebene Zeile befindet. Die Schalter zur 'Bitleitungsvorladung' werden geöffnet. Die bis dahin auf halbe Bitleitungsspannung aufgeladenen Bitleitungen sind damit von jeder Spannungsquelle abgekoppelt. An die Wortleitung wird eine positive Spannung angelegt. Die Transistoren des Zellenfeldes werden somit leitend. Durch die langen Wortleitungen kann dieser Vorgang mehrere Nanosekunden andauern und ist somit einer der Gründe für die „Langsamkeit“ eines DRAMs.