Unter 3D-Integration versteht man in der Elektronik eine integrierte Schaltung (IC, Chip), bei der die aktiven elektronischen Komponenten sowohl horizontal als auch vertikal in zwei oder mehr Schichten integriert sind, d. h. zu einem einzigen dreidimensional-integrierten Schaltkreis (3D-IC) verbunden. Vertikale Verbindungen zwischen verschiedenen aktiven Ebenen werden dabei durch Silizium-Durchkontaktierungen (engl. Through-Silicon Vias) ermöglicht.
In der Halbleiterindustrie wird die 3D-Integration als erfolgversprechender Weg gehandelt, den Trend kompakterer und leistungsstärkerer elektronischer Geräte fortzusetzen („More than Moore“); dabei werden verschiedene Ansätze verfolgt.
Unterschied zu 3D-Packaging mini|Beispiel für die 3D-Integration eines Haupt- und dreier Nebenchips
3D-Packaging (engl. ) spart Platz durch das Stapeln einzelner Chips in einem einzigen Gehäuse. Bei dieser auch als System-in-Package (SiP) oder Chip-Stack-Multi-Chip-Module bekannten Technik werden die einzelnen ICs nicht in einem einzigen Schaltkreis integriert: sie kommunizieren weiterhin außerhalb des Chips über elektrische Signale, genauso als wenn sie in unterschiedlichen Gehäusen auf eine Leiterplatte montiert wären.
Dagegen wirkt ein 3D-IC wie ein einzelner IC: alle Komponenten auf allen Chip-Ebenen kommunizieren innerhalb des 3D-ICs miteinander, je nachdem wie er entworfen wurde sowohl horizontal als auch vertikal. Ein 3D-IC verhält sich daher zu einem 3D-Packaging ähnlich wie ein System-on-a-Chip zu einer Leiterplatte.
Fertigungstechniken Monolithische Fertigung Die elektronischen Komponenten und ihre Verbindungen (die Verdrahtung) werden schichtweise auf einem einzigen Halbleiter-Substrat (Wafer) aufgebracht, dieses wird anschließend in einzelne Chips zerteilt. Da es nur ein einziges Substrat gibt, besteht keine Notwendigkeit für die Ausrichtung, das Bonden oder die Durchkontaktierung einzelner Chips. AnwendungenApplications of Monolithic 3D. MonolithIC 3D Inc. dieser Methode sind derzeit noch begrenzt, weil die Herstellung normaler Transistoren recht hohe Prozesstemperaturen benötigt, dadurch könnten bereits gefertigte elektrische Leitungen zerstört oder beschädigt werden. Die monolithische 3D-IC-Technik wurde u. a. an der Stanford University im Rahmen eines DARPA-geförderten Spende erforscht.
-Methode Die elektronischen Bauelemente werden auf zwei oder mehr Halbleiter-Substraten (Wafern) aufgebaut, die dann ausgerichtet und gebondet werden. Zum Abschluss werden die gebondeten Wafer in die 3D-ICs vereinzelt. Die Wafer können vor oder nach dem Bonden abgedünnt werden. Vertikale elektrische Verbindung (Durchkontaktierungen) können ebenfalls vor dem Bonden in die Chips eingebracht oder nach der Herstellung des Stapels hergestellt werden. Diese Silizium-Durchkontaktierungen können einzelne oder mehrere Substrate durchlaufen und aktive Schichten miteinander oder mit einem externen Bondpad verbinden.
Vorteil dieser Methode ist der verhältnismäßig geringe Arbeitsaufwand, da alle ICs auf den Substraten parallel miteinander verbunden werden.
Nachteil der Wafer-on-Wafer-Methode ist, dass sie die Ausbeute stark reduzieren kann, denn wenn nur einer von n Teilchips in einem 3D-IC defekt ist, wird der gesamte 3D-IC defekt; einzelne Bondingfehler können sogar alle 3D-IC unbrauchbar machen. Darüber hinaus müssen die zu verbindenden Wafer gleich groß sein; die Wafer vieler exotischer Materialien (z. B. III-V-Halbleiter) sind jedoch deutlich kleiner (in der Regel max. 100 mm) als Silizium-Wafer für CMOS-Logik oder DRAM (typischerweise 300 mm). Das macht solche heterogenen 3D-Integrationen schwierig bis unmöglich.
-Methode Die elektronischen Bauelemente werden auf zwei unterschiedlichen Halbleiter-Substraten aufgebaut. Eines dieser Substrate wird in seine Chips vereinzelt. Anschließend werden die Einzelchips an den Chips des anderen Substrats ausgerichtet und gebondet. Wie bei der Wafer-on-Wafer-Technik können die Abdünnung der Wafer und die Herstellung der Durchkontaktierungen entweder vor oder nach dem Bonden durchgeführt werden. Des Weiteren können vor der abschließenden Vereinzelung der 3D-ICs auch zusätzliche Chips in den Stapel integriert werden.
-Methode Die elektronischen Bauelemente werden auf zwei oder mehr Halbleiter-Substraten aufgebaut, die Teilchips anschließend vereinzelt, aufeinander ausgerichtet und gebondet. Die Abdünnung der Teilchips und die Erzeugung von Durchkontaktierungen können wiederum vor oder nach dem Bonden erfolgen.
Ein großer Vorteil dieser Methode ist, dass jeder Teilchip zunächst für sich getestet werden kann, so dass fehlerhafte Komponenten frühzeitig entdeckt und aussortiert werden können. Auf diesem Weg kann besser verhindert werden, dass ein einzelner fehlerhafter Chip die Funktion des fertigen 3D-ICs verhindert.3D Integration: A Revolution in Design. Real World Technologies, 2. Mai 2007.
Darüber hinaus kann jeder Teilchip des 3D-ICs vorher charakterisiert werden, so dass sie hinsichtlich des Stromverbrauches und der Leistung optimal gemischt und aufeinander abgestimmt werden können, z. B. für mobile Anwendung mit besonders geringem Stromverbrauch.
Vorteile
Die traditionelle Skalierung von Halbleiter-Chips verbessert auch die Signallaufzeit. Allerdings ist die weitere Skalierung von aktuellen Fertigungs- und Chip-Design-Technologien schwieriger geworden, zum einen wegen der Einschränkungen bezüglich der maximalen Leistungsdichte und, zum anderen, da die elektrischen Verbindungen, anders als die Transistoren, selbst nicht schneller geworden sind. Aus diesem Grund wurden 3D-integrierte Schaltungen vorgeschlagen, um die Herausforderungen bei der weiteren Skalierung durch das Stapeln von herkömmlichen 2D-integrierten Schaltungen und verbinden in der dritten Dimension zu meistern.3D Processors, Stacking Core. Developer Shed. 20. September 2005, Seite 1. Dies verspricht eine Beschleunigung der Kommunikation im Vergleich zu einer planaren Anordnung.3D Processors, Stacking Core. Developer Shed. 20. September 2005, Seite 2. Mit 3D-ICs werden viele wichtige Vorteile verbunden, darunter: geringere Grundfläche: Bei 3D-ICs passen mehr funktionelle Komponenten auf eine geringere Fläche des Bauelementeträgers, z. B. auf der Leiterplatte. Dies ermöglicht neue Generationen kleiner aber leistungsstarker Geräte. geringere Kosten: Die Die-Größe und die erreichbare minimale Defektdichte begrenzen die theoretisch maximal erreichbare Ausbeute von integrierten Schaltungen. Daher kann die Aufteilung größerer 2D-ICs in mehrere kleinere Teilchips und deren Stapelung in 3D-ICs die Ausbeute erhöhen und so die Herstellungskosten senken. Dies gilt vor allem wenn die Teilchips vor dem Bonden einzeln auf ihre Funktion getestet wurden.Xiangyu Dong, Yuan Xie: System-level Cost Analysis and Design Exploration for 3D ICs. In: Proceedings of Asia and South Pacific Design Automation Conference, 2009. 3A-1 ().Roger Allen: . IN: Electronic Design. 2. Juli 2010. Der Kostenvorteil gilt daher weniger für die Wafer-on-Wafer-Methode. heterogene Integration: 3D-ICs bieten die Möglichkeit, Teilchips unterschiedlicher Fertigungsprozesse zu integrieren. Dadurch wird es möglich, die Herstellung der einzelnen Komponenten zu einem viel höheren Grad zu optimieren, als wenn sie gemeinsam auf einem Chip hergestellt werden. Darüber hinaus ist damit gemeint, dass man Komponenten unterschiedlicher und inkompatibler Herstellungstechniken in einem 3D-IC zusammenfügen kann.James J.-Q. Lu, Ken Rose, Susan Vitkavage: In: Future Fab International. Volume 23, 2007 (PDF). Kürzere Signalwege und geringere Leistungsaufnahme: Die Verringerung der Leistungsaufnahme führt allgemein zu einer Erhöhung der Batterielaufzeit. Des Weiteren wird dadurch aber auch weniger Abwärme erzeugt, dies führt zu geringen Anforderungen an die Kühlung und ermöglicht wiederum kleinere Geräte. Zu bedenken ist jedoch, dass durch die Stapelung der Wärmeabtransport tendenziell schlechter wird, so dass bei 3D-ICs die Leistungsaufnahme allgemein geringer werden muss und dem Auftreten von lokalen Wärmezentren generell mehr Beachtung geschenkt werden sollte. Neben der allgemeinen Reduzierung von Versorgungsspannungen bei der Skalierung, wird bei 3D-Ics eine geringere Leistungsaufnahme durch kürzere Signalwege erreicht. So kann sich die Leistungsaufnahme für Signale, die nun auf dem Chip verbleiben, um eine Faktor 10–100 verringert werden.William J. Dally: Future Directions for On-Chip Interconnection Networks. OCIN Workshop, 7. Dezember 2006 (Vortragsfolien als PDF). Kürzere elektrische Verbindungen reduzieren ebenfalls die benötigte Leistungsaufnahme, da hierbei weniger parasitäre Kapazitäten auftreten.R. Colin Johnson: 3-D chip stacks standardized. 10. Juli 2008. Design/Aufbau: Die Nutzung einer zusätzlichen Dimension ermöglicht eine höhere Ordnung in der Verbindungsfähigkeit der Komponenten und so neue Möglichkeiten im Aufbau bzw. Design. Bandbreite: Die 3D-Integration erlaubt eine große Anzahl von vertikalen Verbindungen zwischen den einzelnen Chip-Ebenen. Dies ermöglicht die Herstellung von breitbandigen Datenbussen zwischen funktionellen Blöcken in unterschiedlichen Ebenen. Ein typisches Beispiel hierfür wäre ein Stapel aus Prozessor und Speicher, bei dem der Cache-Speicher über den Prozessor platziert wird. Diese Anordnung erlaubt Busse mit viel größerer Bandbreite als derzeit typische Busse mit 128 oder 256 Bit. Große Busse wiederum lindern das Memory-Wall-Problem, das heißt, den Umstand, dass heutige Prozessoren häufig auf Speicherzugriffe warten müssen und so ihre eigentlich Leistungsfähigkeit nicht ausnutzen können.
Herausforderungen
Da diese Technik neu ist, hat sie auch neue Herausforderungen zu überwinden, darunter: Ausbeute: Jeder zusätzliche Fertigungsschritt erhöht das Risiko für zusätzliche Defekte. Damit 3D-ICs trotz der tendenziell höheren Defektrate kommerziell erfolgreich umgesetzt werden, könnten Defekte geduldet oder repariert/ausgebessert werden. Insgesamt muss aber wie bei jeder Technik die Defektdichte verringert werden, damit sich der Einsatz kommerziell lohnt.Robert Patti: . In: Future Fab Intl. Volume 23, 2007 Wärmeentwicklung und -abfuhr: Die im Chip entstehende Verlustwärme muss innerhalb des Stapels abgeführt werden. Speziell thermische Hotspots müssen genauer beachtet werden. Design-Komplexität: Die Ausnutzung aller Vorteile der 3D-Integration erfordert anspruchsvolle Design-Techniken und neue CAD-Tools.. EE Times Asia, 25. Oktober 2007. -verursachter Overhead: Im Vergleich zu Gate-Strukturen sind TSVs groß und beeinflussen das Schaltungslayout. Beim 45-nm-Technologieknoten nimmt ein TSV ungefähr die Fläche von 10 µm² ein, was der Fläche von ca. 50 Gate-Strukturen entspricht. Darüber hinaus wird für die Fertigung zusätzlicher Platz für den Platzierungsbereich und darum liegende Sperrzonen für andere IC-Bestandteile benötigt, die den Platzbedarf von TSVs nochmals erhöhen. Abhängig von der gewählten Technologie blockieren TSVs einen Teil der Layout-Ressourcen. Bei Via-first-TSVs werden vor der Metallisierung gefertigt, so besetzen sie die Transistorebene und führen zu Platzierungshemmnissen. Im Gegensatz dazu werden bei Via-last-TSVs die TSVs nach der Metallisierung hergestellt und gehen durch den Chip. Damit belegen sie sowohl die Transistor- als auch die Metallisierungsebenen, was zu Platzierung- und Routing-Hindernissen führt. Während der Einsatz von TSVs allgemein damit verbunden wird, die Signalleitungslänge zu reduzieren, hängt dies in der Realität von der Anzahl der TSVs und deren Eigenschaften ab. Außerdem wirkt sich die Granularität der Blockaufteilung auf die Teilchips auf die Leitungslänge aus. Sie nimmt in der Regel für gemäßigte (Blöcke mit 20 bis 100 Modulen) und grobe (Block-Level-Aufteilung) Granularitäten ab, erhöht sich aber für feine (Gate-Level-Aufteilung) Granularitäten.