Der Begriff Technologieknoten () bezeichnet in der Halbleitertechnik einen Meilenstein für die Definition einer Herstellungsprozessgeneration und bezieht sich im Wesentlichen auf die kleinste fotolithografisch herstellbare Strukturgröße.
Der Begriff selbst ist jedoch sehr abstrakt und beschreibt nur grob den technologischen Fortschritt der Branche. So unterscheiden sich die eingesetzten Techniken nicht nur zwischen den verschiedenen Herstellern an einem Technologieknoten, sondern auch zwischen den Produkten eines Halbleiterherstellers (vor allem bei Auftragsfertigern, sogenannten Foundrys) beim selben Technologieknoten. Des Weiteren gibt es keinen festen Bezug zur Gate-Länge von mikrostrukturierten Transistoren. Außerdem wurden auch viele andere Bauelemente als Teil der Mikro- und später Nanoelektronik stark verkleinert.
Seit 1997 wurden die Knoten durch die International Technology Roadmap for Semiconductors (ITRS) definiert, welche ab 2017 durch die International Roadmap for Devices and Systems (IRDS) abgelöst wurde. Es wurde festgestellt, dass eine einfache Skalierung der Chips nach dem Mooreschen Gesetz in Zukunft nicht mehr möglich sein wird. Stattdessen werden neue Ansätze wie die Chiplet- und Multi-Chip-Modul-Technologie, Mehrkernprozessoren und andere ultraintegrierte Chipsysteme benötigt.
Beschreibung Die Technologieknotengeneration wird in Form eines Zahlwertes beschrieben, der sich auf den sogenannten „“ (dt. halbe Teilung/Abstand) von DRAM-Bauelementen bezieht, beispielsweise das halbe Abstandsmaß zweier Leiterbahnen bzw. Kontaktlöcher einer periodischen Struktur in der ersten Verdrahtungsebene. Typische Angaben waren (um 2006) „65-nm-Technologieknoten“ oder kurz „65-nm-Technologie“ (manchmal auch „65-nm-Technik“ oder „65-nm-Fertigung“). Vor 1999 wurde statt der heute üblichen Angabe in Nanometern eine Angabe in Mikrometern genutzt, beispielsweise 0,25-µm-Technologie oder 0,8-µm-Technologie.
Da die Wertangabe des Technologieknotens (ursprünglich) nur die halbe Abstandsweite von dichten Linien- bzw. Grabenstrukturen angibt, kann die minimale Gatelänge des kleinsten (kritischsten) Feldeffekttransistors kleiner, aber auch größer sein und ist über den Technologieknoten nicht genau bestimmbar. Beispielsweise kann die Gatelänge bei einem 65-nm-Prozess 50 nm oder weniger betragen. Der Wert des Technologieknotens kennzeichnet damit nicht direkt die kleinste mit der Fotolithografie herstellbare Struktur. Dies gilt grundsätzlich für alle Technologieknoten, erschwert aber den Vergleich von Fertigungstechnologien unterhalb des 32-nm-Technologieknotens. Für Prozesse und Produkte unterhalb des 16-nm-Technologieknotens hat sich diese Problematik nochmals verschärft, und Vergleiche sollten unter Angabe des Herstellers erfolgen, am besten unter Angabe des kompletten Prozessnamens.
Des Weiteren ist zu beachten, dass aus der Angabe eines bestimmten Technologieknotens nur auf eine grobe Einordnung der verwendeten Herstellungstechniken geschlossen werden kann. Bezogen auf einen Hersteller sind Bauteile eines Technologieknotens weitgehend mit denselben Techniken hergestellt worden. Ein solcher Vergleich zwischen den Produkten verschiedener Hersteller ist spätestens ab Ende der 1990er Jahre nicht mehr möglich, da sich die Herstellungstechniken zum Teil stark unterscheiden. Beispiele hierfür sind der Einsatz von Kupfer statt Aluminium in den Verdrahtungsebenen oder die Nutzung der sogenannten High-k+Metal-Gate-Technik.
Ein Vergleich von Fertigungstechnologien sollte daher immer weitere Merkmale umfassen. Beispielsweise hat die Angabe der mittleren Transistordichte mehr Aussagekraft bei Hochleistungsprozessoren, da so auf kleiner Fläche mehr Rechenleistung bereitgestellt werden kann. Die Transistordichte ist aber auch abhängig vom Optimierungsziel (maximale Transistordichte, Chipgröße, maximale Schaltfrequenz oder geringste Stromaufnahme, Anteil der Nutzung von Hochspannungstransistoren und deren Spannungsklasse) des Herstellers für seine Produkte. Diese sind meist für unterschiedliche Aufgaben optimiert (reine Hochleistungsprozessoren, System-on-a-Chip für verschiedene Aufgaben; ALUs/komplexe Logik < SRAM-Speicher < DRAM-Speicher < NAND-Flash-Speicher). Die Einordnung der einzelnen mikroelektronischen Bauteile ist zudem nicht zwingend, sodass beispielsweise manche Hersteller von Speicherbausteinen oder Grafikchips öfter von diesem Raster abweichen oder eine solche Einordnung nicht nutzen und dazwischenliegende Strukturgrößen verwenden.
Geschichte In der Anfangsphase der Mikroelektronik bis in die 1980er Jahre hinein wurden neue Technologieknoten ohne vorgegebene definierte Skalierungsverhältnisse eingeführt. Ab Mitte der 1980er Jahre wurde versucht, die Anzahl an Prozessen durch die Einführung definierter Größen zu reduzieren. Benachbarte Technologieknoten unterschieden sich dabei grob um den Faktor 2 in der Fläche der minimalen Strukturgröße.
Characteristic 1992 1995 1998 2001 2004 2007 Feature size (microns) 0.50 0.35 0.25 0.18 0.12 0.10 Gates per Chip (millions) 0.3 0.8 2.0 5.0 10.0 20.0 Bits per Chip DRAM 16M 64M 256M 1G 4G 16G SRAM 4M 16M 64M 256M 1G 4G Wafer processing cost ($/cm²) $4.00 3.90 3.80 3.70 3.60 3.50 Chip size (mm²) logic 250 400 600 800 1,000 1,250 memory 132 200 320 500 700 1,000 Wafer diameter (mm) 200 200 200–400 200–400 200–400 200–400 Defect density (defects/cm²) 0.10 0.05 0.03 0.01 0.0004 0.002 Levels of interconnect (for logic) 3 4–5 5 5–6 6 6–7 Maximum power (watts/die) high performance 10 15 30 40 40–120 40–200 portable 3 4 4 4 4 4 Power supply voltage desktop 5 3.3 2.2 2.2 1.5 1.5 portable 3.3 2.2 2.2 1.5 1.5 1.5 Die erste Halbleiter-Roadmap, veröffentlicht 1993 von der Semiconductor Industry Association
Im Laufe der Entwicklung wurde der Branche jedoch klar, dass eine gewisse (mehrjährige) Planung notwendig ist, damit die für die weitere Skalierung der Schaltkreise notwendigen Methoden und spezialisierten Maschinen verfügbar sind. Eine Technologie-Roadmap kann hier helfen, indem sie eine Vorstellung davon vermittelt, wann eine bestimmte Fähigkeit benötigt wird und die Hersteller so ihre Produktentwicklung koordinieren können. Dies führte unter anderem in den USA zur Entstehung der National Technology Roadmap for Semiconductors (NTRS) und später der International Technology Roadmap for Semiconductors. Im Rahmen dieser Planung wurde ein Skalierungsziel zwischen definierten Technologiestufen (den Technologieknoten) mit dem Faktor angestrebt. Dies führte zur Reihe 500 nm, 350 nm, 250 nm, 180 nm, 130 nm, 90 nm, 65 nm, 45 nm, 32 nm und 22 nm, was die minimale Strukturgröße um etwa 30 Prozent schrumpfen ließ und die Dichte an Transistoren jeweils verdoppelte.
Ab Mitte der 2010er Jahre ist eine stärkere Abweichung von diesem Prinzip zu beobachten und die Bezeichnungen der Fertigungsprozesse sind nochmals weniger mit der Strukturgröße verbunden. Das liegt zum einen daran, dass 1–5 nm jetzt nicht mehr als Variation zwischen den Herstellern, sondern als Übergang zu einem neuen Knoten angesehen werden kann (TSMC hat z. B. N16, N14, N12, N10, N7, N6, N5, N4 und N3, deren Abstände den üblichen ganzen und halben Technologieskalierungen um entsprechen). Zum anderen aber auch daran, dass diese Bezeichnungen auch als Marketingbezeichungen genutzt werden (ähnlich wie zuvor die Taktfrequenzen). So entspricht TSMC N4 von der Transistordichte einem 9-nm-Knoten, da es ziemlich exakt 100-mal so dicht gepackt ist wie der 90-nm-Technologieknoten. Zugleich nutzen die üblichen Prozessverbesserungen, die einem Technologieknoten zugeordnet werden können, fundamental andere Fertigungsprozesse, z. B. nutzt TSMC N7 193-nm-Immersionslithografie und N7+ nutzt EUV-Lithografie. Dies war sonst nur bei neuen Technologieknoten üblich. Darüber hinaus gibt es zwischen diesen Prozessen immer mehr Einschränkungen in den Entwurfsregeln (geprüft durch Design Rule Check), die Prozesse nicht mehr ohne komplette Überarbeitung übertragbar machen.
mini|hochkant=1.1|Neue Varianten der Gate-Gestaltung
Weitere Beispiele, die die Probleme der Reduktion eines Prozesses auf eine Zahl verdeutlichen, sind Intel hat bei seiner 14-nm-Technologie von 2014 bis 2018 die Transistordichte reichlich verdoppelt, von 16 Transistoren/µm² bei Broadwell (Intel 14) auf 37 Transistoren/µm² bei Coffee Lake (Intel 14++). „Intel 10“ hat die dreifache Transistordichte gegenüber „TSMC N10“. Der 3D-Aufbau einer Transistorzelle ist mittlerweile genauso wichtig wie die lateralen Dimensionen, z. B. Gate-Länge. So müssen bei Strukturgrößen unterhalb von 65 nm Maßnahmen getroffen werden, damit Transistoren bei vertretbaren Leckströmen bei sinkenden Betriebs- bzw. Schwellspannungen bis etwa 1 Volt überhaupt noch schalten (erst High-k-Dielektrikum, dann geometrische Veränderungen wie Fin-Gate, Multi-Gate, Gate-All-Around).
+ Liste der Technologieknoten (Hinweis: Zwischenschritte in kursiver Schrift ) Knoten- bzw.Prozessname Jahr Transistor-dichteCPUs(mm−2) kritischerLitho-grafie-Verwendete Belichtungsprozesse für die kritischsten Ebenen bei der Technologieeinführung:
435 nm: Belichtung mit Quecksilber-g-Linie (435,8 nm) 405 nm: Belichtung mit Quecksilber-h-Linie (404,7 nm) 365 nm: Belichtung mit Quecksilber-i-Linie (365,0 nm) 248 nm: Belichtung mit KrF-Eximerlaser (248,4 nm) 193 nm: Belichtung mit ArF-Eximerlaser (193,3 nm) 193i nm: Belichtung mit ArF-EximerlLaser (193,3 nm) und Nutzung von Wasserimmersion, Optik mit n.A. von 1,20 193i+ nm: Belichtung mit ArF-Eximerlaser (193,3 nm) und Nutzung von Wasserimmersion, Optik mit n.A. von 1,35 EUV 0,25: EUV mit Optik mit n.A. von 0,25 (ASML NXE:31xx) EUV: EUV mit Optik mit n.A. von 0,33 (ASML NXE:33xx/34xx/36xx) EUV High-NA: Optik mit n.A. von 0,55 (in Entwicklung, ab ca. 2025) Weiterhin kann zum Einsatz kommen: