mini|Schematischer Querschnitt durch den Gate-Aufbau eines Transistors in High-k+Metal-Gate-Technik
Die High-k+Metal-Gate-Technik (HKMG-Technik) bezeichnet in der Halbleitertechnik einen speziellen Aufbau von Metall-Isolator-Halbleiter-Feldeffekttransistoren (MISFETs) moderner integrierter Schaltkreise (IC). Die Technik ist charakterisiert durch den Einsatz von Materialien mit einer höheren relativen Permittivität als Siliciumdioxid, sogenannte High-k-Materialien, als Isolationsschicht und einer metallischen Gate-Elektrode ().
Hintergrund Die stetige Skalierung mikroelektronischer Bauelemente seit Ende der 1970er Jahre führte dazu, dass die Strukturbreite von mehreren Mikrometern auf nur noch 90 nm im Jahr 2003 verkleinert wurde. Die Skalierung war notwendig, um die Integrationsdichte, die Anzahl von Bauelementen pro Fläche, von integrierten Schaltungen zu erhöhen.
Mitte der 2000er Jahre stieß diese Skalierung an ihre Grenzen. Denn mit der Skalierung der Strukturbreite ist auch eine Skalierung aller anderen Komponenten des MISFETs verbunden. So wurde seit den 1960er Jahren vorrangig amorphes Siliciumdioxid, das durch thermische Oxidation des Siliciumsubstrats hergestellt wurde, als Isolationsschicht zwischen dem halbleitenden Kanalgebiet und der Gate-Elektrode eingesetzt. Die Dicke der Isolationsschicht betrug in den 2000er Jahren nur noch wenige Atomlagen (ca. 1–2 nm). Bei diesen Schichtdicken nimmt der Einfluss von Tunneleffekten und minimalen Fertigungstoleranzen deutlich zu, so dass auftretende Tunnelströme durch die Isolationsschicht einen bedeutenden Anteil an der Verlustleistung der ICs hatten.
Da die Dicke aus den oben genannten Gründen bei dem 2005 von Intel eingeführten 65-nm-Fertigungsprozess nicht weiter reduziert wird, wurde schon zuvor nach alternativen Materialien für die Isolationsschicht aus Siliciumdioxid (SiO2) gesucht. Die Lösung lag in der Einführung sogenannter High-k-Dielektrika, die bei gleichen elektrischen Eigenschaften, wichtig ist hier vor allem die elektrische Kapazität des MISFETs, höhere Schichtdicken und somit geringe Tunnelströme ermöglichen (vgl. Gründe für den Einsatz von High-k-Dielektrika).
Bei der Erprobung elektrischer Bauelemente mit High-k-Dielektrika und einem Polysilicium-Gate sind weitere negativ wirkende Effekte aufgetreten. Dazu zählen vor allem eine Erhöhung der Schwellspannung gegenüber theoretischen Annahmen und eine verringerte Ladungsträgerbeweglichkeit. Das sogenannte verursacht, dass die realen Schwellspannungen höher liegen, als sie durch die Dotierung des Kanalgebiets und die Dicke der Isolationsschicht theoretisch sein sollten. Dieser Effekt wird durch die Anpassung der Austrittsarbeit mithilfe zusätzlicher Metallschichten an der Grenzfläche von der Gate-Elektrode zum High-k-Material kompensiert. Jeder Transistortyp (p-Kanal- und n-Kanal-Transistoren) benötigt jedoch eine eigene Anpassung, was die Komplexität nochmals erhöht. Dies betrifft vor allem den Einsatz von Bulk-Silicium-Substraten, bei Silicon-on-Insulator-Substraten ist diese Problematik weniger stark ausgeprägt. Problematisch ist auch der Umstand, dass die Austrittsarbeit des Metalls möglichst dem von hoch dotiertem Silicium entsprechen sollte. Umfangreiche Studien zeigten jedoch, dass kein exakt passendes Metall existiert, und man die Austrittsarbeit von Metallen anpassen muss, beispielsweise durch Dotierung.
Weiterhin wurde bei Transistoren eine verringerte Ladungsträgerbeweglichkeit () beobachtet. Verursacht wird dies durch die schwingenden Dipole im High-k-Material, die zu Schwingungen, den Phononen, im Kristallgitter des Halbleiters führen. Diese Phononen wiederum streuen die Ladungsträger im grenzflächennahen Bereich des Kanalgebiets, und verlangsamen diese. Die Folge ist eine verringerte Schaltgeschwindigkeit des Transistors. Wie sich herausstellte, beeinflusst die Ladungsträgerdichte in der Gate-Elektrode an der Grenzfläche zum Dielektrikum diesen Effekt. Da Metalle eine um mindestens zwei Größenordnungen höhere Ladungsträgerdichte aufweisen als Silicium, stellt der Einsatz eines metallischen Gates eine deutliche Verbesserung dar.
Mit der Einführung der HKMG-Technologie beim 45-nm-Technologieknoten im Jahr 2007 war Intel das erste Unternehmen, das die HKMG-Technik in kommerziellen Produkten einsetzte. Als High-k-Material diente damals ein Hafnium(IV)-oxid basiertes Material, und die Herstellung erfolgte in dem sogenannten Gate-Last-Prinzip (siehe unten). Mit der Wiedereinführung einer metallischen Gate-Elektrode wurde der Effekt der Ladungsträgerverarmung innerhalb des Polysilicium-Gates umgangen. Er stellte eine zunehmende Herausforderung bei der IC-Fertigung dar. Damit wurde aus dem seit Mitte der 1980er Jahre Polysilicium-Siliciumdioxid-Feldeffekttransistor, der streng genommen kein MISFET bzw. MOSFET mehr war, wieder ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET). Insgesamt führte der Einsatz von HKMG zur Einführung zahlreicher neuer Materialien und chemischer Stoffe im Fertigungsprozess.
Herstellungstechniken Der Begriff HKMG beschreibt nur den nach der Fertigung vorliegenden Schichtstapel und macht keine Aussagen über die eingesetzten Materialien. Weiterhin erlaubt der komplexe Aufbau des Transistors Variationen hinsichtlich der eingesetzten Fertigungsprozesse und deren Reihenfolge. Die HKMG-Technik unterteilt sich daher nochmal in drei wesentliche Herstellungsstrategien: ; auch , MIPS, genannt ; auch , RMG, , RG, oder , genannt (FUSI, dt. ‚vollkommen siliciertes Gate‘)
Dabei bezieht sich das (engl. für ‚zuerst‘) und (engl. für ‚zuletzt‘) darauf, ob die metallische Gate-Elektrode vor () oder nach () der Aktivierung der Source- und Drain-Gebiete hergestellt wird. Bei der Aktivierung handelt es sich um einen Hochtemperaturprozess, der die durch Ionenimplantation eingebrachten Dotierungsatome in das Kristallgitter integrieren soll.
Gate-First-Prozess Beim Gate-First-Prozess wird die metallische Gate-Elektrode vor der Implantation und Aktivierung der Source- und Drain-Gebiete hergestellt. Das umfasst die Abscheidung des High-k-Dielektrikums und der Gate-Elektrode (ggf. mit den zusätzlichen Schichten für die Anpassung der Austrittsarbeit). Abschließend wird meist noch eine Opferschicht aus Polysilicium aufgebracht, welche den Gate-Stapel vor der nachfolgenden Implantation der Source- und Drain-Gebiete schützt.
Der wesentliche Vorteil des Gate-First-Ansatzes ist, dass die Prozessreihenfolge im Wesentlichen der eines Polysilicium-Gates entspricht, das heißt, es sind weniger Anpassungen am Herstellungsprozess notwendig.
Gate-Last-Prozess mini|hochkant=2|Schematische Querschnitte durch ein n-Kanal und ein p-Kanal-MOSFET in High-k+-Metal-Gate-Technik (in Replacement-Metal-Gate-Technik) wie ihn Intel 2007 mit den Penryn-Prozessoren in 45-nm-Technik einführte.
Beim Gate-Last-Prozess wird die metallische Gate-Elektrode erst nach der Implantation und Aktivierung der Source- und Drain-Gebiete hergestellt. Optional kann auch die High-k-Schicht erst nach der Implantation erfolgen.
Das gängigste Verfahren dafür ist die sogenannte Replacement-Metal-Gate-Technik (RMG). Hierzu wird zunächst ein konventionelles Polysilicium-Gate hergestellt und die Implantation/Aktivierung der Source- und Drain-Gebiete durchgeführt. Nun wird das Polysilicium der Gate-Elektrode selektiv entfernt, quasi eine Opferschicht (im englischen häufig Dummy-Gate genannt). Wurde zunächst noch kein High-k-Material als Dielektrikum abgeschieden, wird auch dieses selektiv geätzt. Anschließend wird das nun „leere“ Gate mit dem gewünschten Schichtstapel (High-k-Dielektrika, Anpassungsmetalle und Gate-Elektrode) gefüllt.
Der Vorteil des Gate-Last-Ansatzes ist die geringere thermische Belastung des High-k-Materials und der Metallschichten, denn die Hochtemperaturschritte zur Aktivierung der Dotierungsgebiete wurden bereits vorher durchgeführt.
Nachteilig ist der erhöhte Aufwand bei der Fertigung, so muss beispielsweise vor dem Ätzen des Polysiliciums die Gate-Elektrode „geöffnet“ werden. Dies kann beispielsweise durch chemisch-mechanisches Polieren (CMP) ermöglicht werden. Die hohen Genauigkeiten und die unterschiedlichen Materialien machen den Prozess aber sehr anspruchsvoll. Denn ein nicht vollständig geöffnetes Gate behindert die Ätzung und ein überpoliertes Gate kann die elektrischen Eigenschaften des Transistors negativ beeinflussen. Zudem müssen alle Transistoren auf dem Wafer mit Durchmessern bis zu 300 mm möglichst gleichartig geöffnet werden.
Fully-Silicided-Gate-Prozess Der Fully-Silicided-Gate-Prozess ist im Wesentlichen eine Weiterführung der Polysilicium-Gate-Technik. Hier werden Silicide zur besseren elektrischen Kontaktierung der Gate-Elektrode eingesetzt (der Prozess wird auch als Polycide bezeichnet). Hergestellt werden diese, in dem auf die Polysiliciumschicht eine dünne Schicht aus einem Metall, beispielsweise Nickel, abgeschieden wird. In einem Hochtemperaturprozess diffundieren die Metallatome in das Polysilicium ein und bilden an der Grenzfläche sehr gut elektrisch leitfähiges Silicid – früher Titan- und Cobaltdisilicid und heute häufig Nickeldisilicid – und mit einem geringen Kontaktwiderstand zu den metallischen Kontakten (meist aus Wolfram). Wie erwähnt wird diese Idee beim Fully-Silicided-Gate-Prozess weitergeführt und das gesamte Polysilicium in ein Silicid umgewandelt bzw. ersetzt (vergleichbar mit der Replacement-Metal-Gate-Technik). Dadurch wird das Problem der Gate-Verarmung gelöst. Streng genommen handelt es sich aber nicht wirklich um eine Metal-Gate-Technik. Bei der Polysilicium-Gate-Technik wird die Silicidherstellung in der Regel mit der Silicidbildung für die Source- und Drain-Kontakte kombiniert. Eine zu starke Silicidschicht in diesen Bereichen kann jedoch negative Auswirkungen auf die Eigenschaften der Transistoren haben. Um dies zu verhindern wurden auch Prozesse vorgeschlagen, bei denen die beiden Silicidbildungen getrennt werden. Dabei müssen die Source- und Drain-Gebiete vor der Silicidbildung im Gate durch eine Deckschicht geschützt werden.
Nachteilig ist die begrenzte Möglichkeit der Austrittsarbeitanpassung der Silicide, weswegen sich diese Methode bislang nicht durchsetzen konnte.
Aufbauvarianten und Materialien Neben den Herstellungsvarianten gibt es auch verschiedene Varianten für den Aufbau des Gate-Stapels, beispielsweise:
eine Metallschicht und eine Dielektrikumschicht (engl. , SMSD): Der einfachste Aufbau, dabei wird jeweils getrennt für p-Kanal- und n-Kanal-FETs zunächst das Dielektrikum und dann das metallische Gate abgeschieden. eine Metallschicht und zwei Dielektrikumschichten (engl. , SMDD): Ähnlich wie SMSD, nur besteht das Dielektrikum aus zwei Schichten. Dies wird vor allem für eine verbesserte Grenzfläche mit geringeren Grenzflächenladungen oder für eine Verbesserung der Schichthaftung gemacht. zwei Metallschichten und eine Dielektrikumschicht (engl. , DMSD): Ähnlich wie SMSD, nur wird zur Anpassung der Austrittsarbeit eine weitere Metallschicht zwischen dem Dielektrikum und dem eigentlichen metallischen Gate abgeschieden. zwei Metallschichten und zwei Dielektrikumschichten (engl. , DMDD): Eine Kombination von SMDD und DMSD.
Dieses Schema kann theoretisch beliebig fortgesetzt werden, jedoch steigt die Komplexität und damit der Herstellungsaufwand sehr stark an.
Typische Materialien für die Gate-Elektrode (nicht beim Fully-Silicided-Gate-Prozess) sind derzeit Titannitrid (TiN, für PMOS) bzw. Titanaluminiumnitrid (TiAlN, für NMOS). Für die Anpassung der Austrittsarbeit kommen verschiedene Materialien zum Einsatz, zu nennen sind hier vor allem dotiertes Hafniumoxid, Aluminiumoxid (Al2O3) und Lanthanoxid (LaO).
Vor- und Nachteile